半导体厂商如何做芯片的厂内测试？

ROM次测试的旨在是快速认识它的遗传基因。

大子公司的每日流水的ROM就有几万片, 次测试的受压是颇为大. 当ROM被大新厂制作出来后, 就时会进入Wafer Test的阶段. 这个阶段的次测试可能会在大新厂内顺利完成, 也可能会去取往靠近的次测试新厂商代理继续执行。

产出机械师时会使用自动次测试精密(ATE)接入ROM其设计方说明了的程序, 卑劣的把ROM可分好的/还好的这两部份, 还好的时会直接被舍弃, 如果这个阶段还好片以致于, 基本上时会认为是大新厂自身的良品率低下. 如果良品率低到某一个个数之下, 大新厂所需赔钱。

通过了Wafer Test后, 晶圆时会被切开. 切开后的ROM按照之前的结果类群. 只有好的ROM时会被去取去填充新厂填充. 填充的地点一般就在大新厂靠近, 这是因为没填充的ROM难以长距离运输工具. 填充的型式看买家的所需, 有的所需球形BGA, 有的所需引脚, 总之这一步很单纯, 受损也较不及. 由于填充的成功率远超过ROM的产出良品率, 因此填充后不时会次测试。

填充之后, ROM时会被去取往在在子公司的次测试钢铁新厂, 也叫产出钢铁新厂. 并且顺利完成Final Test. 产出钢铁新厂内严格来说有十几个流程, Final Test只是第一步. 在Final Test后, 还所需类群, 刻字, 核对填充, 套装等必需. 然后就可以出货到的产品。

Final Test是钢铁新厂的重点, 所需大量的机械和电源. 它的旨在是把ROM完全符合类群. 以Intel的Soc来说, 在Final Test中可能会出现这些物理现象:

1. 虽然通过了Wafer Test, 但是ROM即使如此是还好的.

2. 填充损还好.

3. ROM部份损还好. 比如CPU有2个两大损还好, 或者GPU损还好, 或者揭示连接器损还好等

4. ROM是好的, 没受损。

这时, 机械师所需和的产品部一起决定, 该如何将这些ROM类群. 打比方说, GPU还好了的, 就被当作无揭示两大的"赛扬"前传微处理器. 比如CPU还好了2个的, 就当"酷睿i3"前传微处理器. ROM临时工正常, 但是临时工频率不高的, 就当"酷睿i5"前传微处理器. 一点情况都没的, 就当"酷睿i7"微处理器。

那这里的Final Test该怎样做?

Final Test可以可分两个必需: 1. 自动次测试电源(ATE). 2. 系统级别次测试(SLT). 2号是必要项. 1号一般小子公司用不起.

ATE的次测试一般所需几秒, 而SLT所需几个小时. ATE的存在稍微减不及了ROM次测试等待时间。

ATE负责的项目颇为之多, 而且有很强的逻辑关联性. 次测试才会按顺序顺利完成, 针对前列的次测试结果, 后列的次测试项目可能会时会被跳出. 这些项旨在内容属于子公司机密, 我仅列几个: 比如电源测定, 管脚DC测定, 次测试逻辑电路(一般是JTAG)测定, 冷却烤片, 物理通往层PHY测定, IP内部测定(包括Scan, BIST, Function等), IP的IO测定(比如DDR, SATA, PLL, PCIE, Display等), 辅助功能测定(比如物理量特性, 熔断等).

这些次测试项时会说明了Pass/Fail, 根据这些Pass/Fail来分析ROM的遗传基因, 就是次测试机械师的临时工。

SLT在逻辑上则单纯一些, 把ROM装配到主板上, 装配好内存, 外设, 启动一个操作系统, 然后用软件烤机次测试并详细描述结果并比较. 另外还要测定BIOS相关项等。